쉬운 반도체공학#05 Short Channel Effect(2)

Short Channel Effect

 

 

 

1. Channel Length Modulation 채널 길이 변조

 

 

 

저번 포스팅에서 설명했던 핀치오프와 속도 포화 현상이 야기하는 부효과입니다. 채널이 짧아지면 짧아질 수록 드레인 전압을 상승시킬 때 핀치오프보다 속도 포화가 먼저 발생하게 됩니다. 게이트 전압을 올려도 같은 조건에서의 롱채널 보다도 전류 상승이 더디게 되죠. 롱채널에서도 보여지는 물리적 현상이지만 숏채널로 갈수록 전기장이 강해지면서 확연히 드러나는 부효과입니다.

 

 

 

2. DIBL (Drain Induced Barrier Lower)

 

 

 

드레인으로 인해 소스와 드레인 사이의 장벽이 낮아진다는 뜻입니다. 여기서 장벽은 에너지 밴드 다이어그램 장벽을 뜻합니다. 

 

소스와 드레인 사이에는 에너지 밴드 다이어그램 사이에 저렇게 배리어가 존재합니다. 게이트 전압과 드레인 전압이 가해지면 저 장벽이 낮아지면서 전자가 흐를 수 있게 되죠. DIBL은 채널이 짧은 상황에서 드레인 전압이 가해졌을 때 드레인과 바디 사이의 공핍층이 넓어져서 (PN접합의 revese bias 상황이므로) 장벽이 더 낮아지게 되는 현상입니다. 이로 인해 생기는 문제점은 문턱전압이 설계 당시 설정했던 것보다 낮아지게 되는 현상이 발생할 수 도 있습니다. (Vt Roll off) 누설 전류가 발생할 수도 있기 때문에 반드시 신경써야 할 문제입니다.

 

 

3. Subthreshold Current

 

 

채널이 짧아지면서 위와 같이 누설전류가 발생할 확률이 높아졌습니다. 문턱 전압 이전에 전류가 적어야 전력소모가 적은 소자를 완성할 수 있기 때문에 누설 전류, 또는 Subthreshold Current를 제어하는 것은 매우 중요합니다. Subthreshold Current는 Subthreshold 영역에서 흐르는 전류를 뜻합니다. 문턱 전압 아래의 영역을 뜻하는데요. 이 영역에서의 전류는 가급적 낮을수록 좋고, 기울기는 가파를수록 좋습니다.

 

이 기울기가 중요하기 때문에 기울기의 역수를 Subthreshold Swing (SS)라는 파라미터로 정의합니다. SS의 최소값은 물리적으로 60mV/dec입니다. 이 단위의 의미는 드레인 전류를 10배 증가시키기 위해 필요한 게이트 전압이 60mV라는 뜻입니다.

 

Subthreshold 영역에서 I-V 특성

 

위 그림처럼 문턱 전압 이전에서도 분명히 드레인 전류는 흐르고, 이 기울기가 가파를 수록 스위칭할 때 손실이 줄고, 누설 전류로 인한 전력 낭비가 줄게 됩니다. 반드시 줄여야하는 요소이죠. 따라서 SS를 줄이기 위한 많은 노력들이 있었습니다.

 

SS라는 파라미터 자체가 물리적으로 최소값이 60mV/dec입니다. 영향을 줄 수 있는 요소는 온도, 공핍층의 커패시턴스와 게이트 oxide의 커패시턴스가 있습니다. 식으로 살펴 보면 아래와 같습니다.

 

따라서 Substrate의 도핑량을 증가시켜서 Cdep을 낮추거나, 게이트 oxide의 두께 (Tox)를 줄여 Coxe를 늘리는 방법이 있습니다. 또는 온도를 낮추어도 SS를 낮출 수 있겠죠.

 

그러나 한계는 존재합니다. 게이트의 산화막의 두께를 낮춘다는 것은 게이트에서 누설 전류가 발생할 수 있고, 신뢰성이 떨어질 수 있는 리스크가 존재합니다. 그리고 도핑량을 늘린다는 것도 쉽게 결정할 수 없습니다. 도핑량은 문턱전압에도 영향을 끼치는 파라미터이기 때문입니다.

 

 

4. Punch Through

 

드레인과 바디, 소스와 바디는 모두 PN접합이고, 공핍층이 존재합니다. 채널이 짧아지면 이 두 공핍층이 만나 누설전류가 발생하는 경우가 생깁니다. 게이트의 영향력을 벗어난 전류가 발생하는 것이죠.

 

punch through

 

 

 

Short Channel Effect를 완화하는 방법들

 

 

 

 

1. Vt roll off를 막자

 

문턱전압이 낮아지는 것을 막기 위해 도핑을 증가시키는 방법이 있습니다. 문턱 전압의 정의를 저번 포스팅에서 채널 부근에서 소수 캐리어가 다수 캐리어의 수만큼 많아 보이는 전압이라고 했습니다. 단순하게 다수 캐리어의 수를 늘리면 그만큼 소수 캐리어의 수를 늘릴 전압도 늘어나게 되죠.

 

2. DIBL을 막자

 

채널 길이가 짧아지면서 debye length라는 파라미터 또한 낮춰야 이를 Short Channel length를 완화시킬 수 있습니다. ld라고 부르는 이 파라미터는 아래와 같이 정의됩니다.

 

 

따라서 Tox를 줄이거나, substrate doping을 늘려 Wdep을 줄이거나, Xj를 줄이는 방법입니다. Xj는 아래 그림에서 드레인의 수직적인 길이를 뜻합니다.

 

 

 

도핑량을 늘려 Wdep을 줄인다면 Vt도 같이 낮아지게 됩니다. 따라서 Vt를 유지하기 위해 Cox를 늘려야 하는데 이는 Tox를 줄여서 유지시킬 수 있습니다.

 

즉 oxide가 얇으면 장점이 많다는 것을 알 수 있습니다. Vt roll off도 감소 시키고 leakage도 줄기 때문에 전력 소모도 유리하고 on current도 늘릴 수 있기 때문입니다. 하지만 단점도 분명 존재합니다.

 

oxide를 얇게 만드는 것 자체가 공정이 어렵고 수율이 낮아집니다. 그리고 oxide break down으로 인해 게이트 쪽에서 누설 전류가 발생할 수 있고, 아예 터널링으로 gate oxide를 통과해버리는 확률도 늘어나게 됩니다.

 

3. High-K 물질로 Tox를 낮춰보자

 

이 문제를 해결한 혁신이 High-K 물질입니다. 여기서 K는 게이트 유전물질의 유전율을 뜻합니다. 기존에 SiO2의 경우 유전율이 6 정도입니다. 이 유전율은 Cox에 비례합니다. 반면 HfO2와 같은 High-K 물질은 K값이 24정도입니다. 이는 곧 HfO2를 게이트 유전물질로 사용하게 되면 두께를 4배로 늘려도 기존 SiO2와 같은 Cox값을 가진다는 것을 뜻합니다. 즉 유전물질의 두께를 낮출 때 그 효율이 급격히 증가하게 되는 것입니다.

 

SiO2와 High-K물질을 섞어서 게이트 유전층을 보통 구성하는데, 공정이 어렵고, 문턱전압이 바뀌거나, 장기적 관점에서 신뢰성 문제 등이 있긴 하지만 혁신적인 기술로 소자의 채널을 낮추는데 큰 기여를 한 공정입니다.

 

4. FinFET, Ultra Thin Body로 누설 전류를 줄이자

 

앞서 설명드린 punch through와 같이 바디의 공핍층들이 만나 생성된 leakage path를 줄이기 위해 여러 방법들이 고안되어왔습니다. Ultra Thin Body는 말 그대로 바디를 얇게 만들어 게이트의 영향을 받지 않는 leakage path를 없애는 것입니다.

 

바디 도핑을 쎄게 해서 Wdep을 줄이거나 할 필요가 없기 때문에 도핑양 증가로 인한 모빌리티 감소를 막을 수 있다는 장점이 있고, Body Effect의 영향도 없다는 장점도 있습니다.

 

하지만 얇아진 바디만큼 On current도 줄어든다는 단점이 있습니다. 요즘 최신 공정들은 FinFET과 같은 게이트의 영향력을 극대화 시키는 공정들로 leakage path를 없애고 있습니다. 이런 공정들에 대한 자세한 설명은 추후 포스팅에서 따로 다루겠습니다.